CY7C1414BV18-200BZC IC SRAM 36MBIT PARALLEL 165FBGA Cypress Semiconductor Corp

Funktionsbeschreibung

Die CY7C1425KV18, CY7C1412KV18 und CY7C1414KV18 sind 1,8 V synchrone Pipeline-SRAMs, die mit der QDR-II-Architektur ausgestattet sind.der Lese- und Schreibport für den Zugriff auf das SpeicherarrayDer Leseport verfügt über dedizierte Datenausgänge zur Unterstützung von Leseoperationen und der Schreibport über dedizierte Dateneingaben zur Unterstützung von Schreiboperationen.

Eigenschaften

■ Getrennte unabhängige Les- und Schreibdatenorte
Unterstützung von gleichzeitigen Transaktionen
■ 333 MHz-Uhr für hohe Bandbreite
■ Zwei-Wörter-Blitz auf allen Zugangswegen
■ Doppeldatenrate (DDR) - Schnittstellen auf Les- und Schreibanschlüssen (Datenübertragung bei 666 MHz bei 333 MHz)
■ Zwei Eingangsuhren (K und K) für eine präzise DDR-Zeitgestaltung
❐ SRAM uses rising edges only
■ Zwei Eingabeuhren für die Ausgabe von Daten (C und C) zur Minimierung von Zeitverschiebungen und Flugzeitverschiedenheiten
■ Echo-Uhren (CQ und CQ) vereinfachen die Datenerfassung in Hochgeschwindigkeitssystemen
■ Einfach multiplexierte Adress-Eingabe-Busse, Adress-Eingänge für Lese- und Schreib-Ports
■ Separate Port-Auswahl für die Ausdehnung der Tiefe
■ Synchrone interne Schreibzeit
■ QDR® II arbeitet mit einer Leseverzögerung von 1,5 Zyklen, wenn DOFF HIGH angegeben wird
■ Funktioniert ähnlich wie ein QDR-I-Gerät mit einer 1-Zyklus-Lese-Latenz, wenn DOFF auf LOW gesetzt wird
■ Erhältlich in × 9, × 18 und × 36 Konfigurationen
■ Vollständige Datenkohärenz, die aktuelle Daten liefert
■ Kern-VDD = 1,8 V (±0,1 V); I/O VDDQ = 1,4 V zu VDD
- Unterstützung von 1,5 V und 1,8 V I/O-Versorgung
■ Erhältlich in 165-kugel-FBGA-Verpackungen (13 × 15 × 1,4 mm)
■ Angeboten in Pb-freien und nicht-Pb-freien Paketen
■ Variable Antrieb HSTL Ausgangspuffers
■ JTAG 1149.1 kompatibeler Zugangsanschluss
■ Phase-locked-loop (PLL) für eine genaue Datenplatzierung